Chinese Journal of Liquid Crystals and Displays, Volume. 40, Issue 4, 655(2025)
Intelligent event recognition time-expanded memory measure based on high speed camera and FPGA implementation
Fig. 2. Simulation diagram of AXI_DMA module write operation signal timing
Fig. 3. Simulation diagram of AXI_DMA module read operation signal timing
Table 1. AXI_DMA module signal definition
View tableView in ArticleTable 1. AXI_DMA module signal definition
信号名称 Input/Output 功能 axi_wr_start Input 表示主机向FPGA发送写请求 sys_pre_nege Input 当前帧图像的帧有效下降沿 sys_pre_pose Input 当前帧图像的帧有效上升沿 wr_index Input 写入图像的帧号 wr_burst_start Output 表明可以进行突发写操作，FIFO中至少存够一次读取数据时拉高 wr_cycle Output 写周期期间拉高 axi_awvalid Output 写地址使能，高电平有效 AXI_AWREADY Input MIG核写地址响应，高电平有效 axi_awaddr Input 写地址信号，表明写入DDR3里数据的地址 axi_wvalid Output 写数据使能，高电平有效 AXI_WREADY Input MIG核写数据响应，高电平有效 axi_wlast Output 在写入数据最后一个字节时拉高一个周期 axi_rd_start Input 表示主机向FPGA发送读请求 rd_index Input 读出图像的帧号 rd_cycle Output 读周期期间拉高 rd_addr_flag Output 读取地址周期 axi_arvalid Output 读地址使能，高电平有效 AXI_ARREADY Input MIG核读地址响应，高电平有效 axi_araddr Input 读地址信号，表明要读出DDR3里数据的地址 axi_rvalid Output 读数据使能，高电平有效 AXI_RREADY Input MIG核读数据响应，高电平有效 axi_rlast Output 在读出数据最后一个字节时拉高一个周期
Table 2. DMA module hardware resource consumption
View tableView in ArticleTable 2. DMA module hardware resource consumption
IP VDMA AXI_DMA 资源消耗对比/% Slice LUTs 2 251 394 17.5 Slice Registers 3 247 716 22.1 BRAM 3.5 4 114.3
Get Citation
Copy Citation Text
Hailong XU, Chao WANG, Haijiang SUN. Intelligent event recognition time-expanded memory measure based on high speed camera and FPGA implementation[J]. Chinese Journal of Liquid Crystals and Displays, 2025, 40(4): 655
Category:
Received: Aug. 21, 2024
Accepted: --
Published Online: May. 21, 2025
The Author Email: Haijiang SUN (sunhaijing@126.com)
